| ITU-TG.707规定，STM_N信号必须采用以行频运行的序列长度为127的帧同步加扰器进行加扰，其伪随机序列发生器的生成多项式为，在接收端以同样的方式进行解扰码。由于扰码器从初始状态到任意时刻的状态都可预先确定，这就为加扰和解扰的并行处理提供了可能。此处的并行解扰的处理算法通过并行化的处理方式，使用矩阵法对串行的处理算法的状态转移矩阵取十六阶即可。
根据ITU-TG．707建议，通过对STM-16帧中RSOH区域第一行的所有1行×144列字节不扰码，进行透明传输，STM-16帧中的其余字节必须扰码后传输。因此，解扰码选通模块完成对RSOH首行的9个字节不选通，对其余字节则选通。
解扰输出模块，利用解扰选通模块的选通和不选通，针对选通字节的使用并行解扰处理后的数据作为输出，不选通字节使用原始数据。不选通的数据在整个过程中都是以无须扰码及解扰的原始状态存在。该模块完成了对并行数据的扰码剥离，输出真实数据。
4编译及仿真结果
采用可综合的硬件描述语言VerilogHDL，实现了对STM-16／STM-1的解复用系统的设计，在XilinxISE11平台和MentorGraphics公司ModelSimSE6.4C平台上完成了功能仿真，并在XilinxISE11.2平台上完成动态时序仿真。图三给出了功能仿真图，其中时钟频率clk_155M为155.52MHz；输入数据stm_16_din为16比特的STM-16信号；stm_16_dout为按帧格式输出的16比特的STM-16信号，stm_16_descr_dout是经过扰码得到的数据，bip_8bit、bip_24bit是奇偶校验的结果，还有如果帧失步输出地告警信号以及恢复到正常工作状态输出地状态信息，以及16路得并行8比特STM_1信号，也就是从STM-16信号中解复用出了16路STM-1信号。进一步的在板子上调测可以利用逻辑分析仪、嵌入式逻辑分析仪ChipScopePro等，以便在真实环境中检测设计的正确性。
图三功能仿真图
5总结
基于FPGA实现SDH中STM-16/STM-1解复用的设计，基本不受芯片型号的太多限制，只要能满足时钟和逻辑资源的要求，就可以方便的进行移植，设计灵活、设计周期短、可重复利用。此外，芯片厂商提供了充足的资料，设计工具，使得调试方便。本设计采用Xilinx公司的Virtex5系列FPGAXC5VFX70T器件，通过仿真结果验证了方案的正确性。
参考文献
1 肖萍萍,吴建学. SDH 原理与应用.北京,人民邮电出版社,2008,26,114.
2 ITU-T Recommendation G.707/Y.1322 . Network node interface for the synchronousdigital hierarchy (SDH). 2007.01.
3 华为技术有限公司.华为SDH原理培训教材.3-5-3-7.
4 夏宇闻.Verilog数字系统设计教程.北京.北京航空航天大学出版社.26.
5 柳利军,李德芳,李建新.并行扰码模块的FPGA设计.现代电子技术,2004第2期,202-203. 2/2 首页 上一页 1 2 |
