论文导读：EDA(Electronics Design Automation,电子设计自动化)技术是现代电子学的标志。本文主要阐述了采用先进的EDA工具MAX+plusⅡ对10MHz自动频率计进行设计的过程。在此设计中我们采用现在国际流行的VHDL硬件描述语言对CPLD进行编程。用单片CPLD实现10MHz频率计的功能。
关键词：EDA，频率计，VHDL硬件描述语言，CPLD
1. 前言
EDA(Electronics Design Automation,电子设计自动化)技术是现代电子学的标志，是微电子设计领域的一场革命,而基于EDA技术的芯片设计正成为电子系统的主流。随着微电子技术的迅猛发展，电子设计技术跨过了三个阶段。①20世纪五十年代：小规模集成电路（SSI）和中规模集成电路（MSI）用来设计硬件系统；②七十年代：以微处理器为核心的软件编程设计；③八十年代末至今：硬件系统集成设计，即系统芯片(SOC)和专用集成电路(ASIC)设计，是21世纪微电子技术发展的重点。
本文主要阐述了采用先进的EDA工具MAX+plusⅡ对10MHz自动频率计进行设计的过程。论文参考。在此设计中我们采用现在国际流行的VHDL硬件描述语言对CPLD进行编程，并通过MAX+plusⅡ平台对设计进行仿真验证，最终完成设计的要求，用单片CPLD实现10MHz频率计的功能。
2. 单片自动频率计的设计
数字化、智能化、自动化和小型化是现代测量仪器的发展方向。论文参考。具有50多年发展历史的频率计是实验室中常用的仪器之一，它已成为一种典型的数字化、智能化、自动化的测量仪器，并越来越趋于小型化。单片自动频率计以单片可编程器件为载体，利用VHDL语言，实现10MHz以内频率的自动测量。该频率计用可编程器件一片，10MHz晶体振荡器一块和4位七段LED显示器。
2.1 自动频率计的结构
自动频率计的结构如图1如示，它有三种输入信号和两组输出信号，分别定义为：
图1 系统结构图
⑴ 输入信号
复位信号――Sys_rst
标准频率信号――Ref_clk
被测频率信号――Funknow
⑵ 输出信号
LED七段码输出――Digit_out(7 TO 0)
LED位输出――Bit_out (3 TO 0)
为了便于用VHDL语言进行描述，系统在设计时分为四个模块：自动频率转换控制模块、显示刷新频率模块、计数模块和显示模块。各模块间的信号连接关系如图1所示。
2.1.1自动频率转换控制模块
该模块的输入信号是Sys_rst、Ref_clk和Overflow（溢出信号），输出信号是Gate(计数允许信号)，Dp_in（小数点选择信号）和Disp_load(允许显示信号)。该模块分为五个控制状态：IDLE(空闲状态)，GATE_ON(计数状态)，DISPLAY(显示状态)，DELAY(延迟状态)和OVERFLOW(溢出状态)。其状态机结构如图2所示。
 图2 状态机结构图
自动频率计分为四个档位，分别是：
| 被测频率范围 |
计数时间 |
标准脉冲数 |
| DC――9999Hz |
1 sec |
10000000 |
| 10.00kHz――99.99kHz |
0.1 sec |
1000000 |
| 100.0kHz――999.9kHz |
0.01 sec |
100000 |
| 1.000MHz――9.999MHz |
0.001 sec |
10000 |
其中计数时间由10MHz频率源决定，因而自动频率计的最大测量范围为10MHz。论文参考。Gate_counter为频率的计数变量，提供了档位转换的条件。起初由Sys_rst开关进行复位，状态机处于IDLE状态，当有Ref_clk信号触发时，进入GATE_ON状态，在此状态下Gate_counter开始计数，并输出Gate信号允许计数模块对被测频率进行测量，并且根据计数时间的不同输出Dp_in信号到显示模块，以正确显示小数点的位置。如果计数时间选择合适，则由GATE_ON状态进入DISPLAY状态，输出Disp_load信号到显示模块允许显示测量的结果。如果计数时间过大，则计数模块输出Overflow信号到状态机，使状态机选择更小的计数时间、选择合适的小数点位置来改变档位，状态机重新计数，显示正确的被测频率。DELAY状态起到一个固定延时的作用，使显示器稳定显示。
2.1.2显示刷新频率模块
该模块产生100kHz的频率来控制显示模块，使4个LED循环显示。其输入信号为Ref_clk和Sys_rst，10MHz时钟信号经两次10分频得到输出信号为Clk_disp（100kHz），送到显示模块。
2.1.3计数模块
该模块的功能是对被测频率进行计数，输入信号为Sys_rst和Funknow，控制信号为Gate，输出信号是Date（计数结果）和Overflow。当Gate为高电平时，计数模块开始计数。如果计数时间过大，超出其最大计数值，它将输出Overflow信号到自动频率转换控制模块，使状态机改变计数时间，当Gate为低电平时，计数模块被闭锁而停止工作。计数模块采用二进制计数，便于用数码显示器显示数据。在计数过程中，个、十、百、千位分别进行计数，个位计到1001进位到十位，十位计到1001进位到百位，以此类推。计数完毕后将个、十、百、千四位数据并置送到显示模块。
 2.1.4显示模块
显示模块的输入来自其它三个模块，它们分别是Date、Disp_load、Dp_in、Clk_disp、Ref_clk和Sys_rst。输出信号为Bit_out和Digit_out，用来驱动4个七段LED数码显示器。显示模块的结构框图及信号连接关系如图3所示，其中Disp_load控制显示数据的输入，高电平有效；Clk_disp经位译码电路译码后输出Bit_out，选通4位数码显示器，同时还作为位选择电路的选择信号，选择对应位的数据；Dp_in信号经小数点选择电路，输出是否显示小数点信号dp；dp信号和七段译码器共同驱动LED数码器。
图3 显示模块的结构框图及信号连接关系
2.2 自动频率计的流程图和仿真波形图
以计数模块为例，计数模块流程图和仿真波形图如图4、图5所示。
通过波形可以看出在GATE为低电平时，计数模块不计数,处于等待状态。当GATE为高电平时，计数模块开始对被测频率Funknow进行计数。个、十、百、千位计数的时序关系完全满足要求，输出数据Data_out（采用16进制在图中显示）也与之相对应，而溢出信号Overflow由于计数结果始终没有超出而为低电平。由仿真波形可得出结论：显示模块设计正确，符合设计要求。
3. 结束语
本设计采用Altera 公司的高度集成的可编程器件FLEX 10K20TC144-3，在MAX+PLUSⅡ开发平台上，设计并实现了自动频率计。
参考文献
[1]曾繁泰，陈美金. VHDL程序设计. 北京：清华大学出版社，2001.
[2]边计年，薛宏熙. VHDL设计电子线路.北京：清华大学出版社，2000.
[3]侯伯享，顾新. VHDL硬件描述语言与数字逻辑电路设计.陕西：西安电子科技大学出版社，1999.
[4]Petru Eles, KrzysztofKuchcinski, Zebo Peng. SystemSynthesis with VHDL. Kluwer Academic Publishers, 1998.
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